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  <title>
   <!-- Shift Register -->
   移位寄存器
  </title>
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 </head>
 <body>
  <div class="maindiv">
   <h1>
    <!-- <img class="iconlibs" src="../../../../icons/6464/shiftreg.png" alt="#########" width="32" height="32"> <em>Shift Register</em> -->
    <img alt="#########" class="iconlibs" height="32" src="../../../../icons/6464/shiftreg.png" width="32"/>
    <em>
     移位寄存器
    </em>
   </h1>
   <table>
    <tbody>
     <tr>
      <td>
       <!-- <strong>Library:</strong> -->
       <strong>
        库:
       </strong>
      </td>
      <td>
       <!-- <a href="index.html">Memory</a> -->
       <a href="index.html">
        存储
       </a>
      </td>
     </tr>
     <tr>
      <td>
       <!-- <strong>Introduced:</strong> -->
       <strong>
        介绍:
       </strong>
      </td>
      <td>
       2.3.0
      </td>
     </tr>
     <tr>
      <td valign="top">
       <!-- <strong>Appearance:</strong> -->
       <strong>
        外观符号:
       </strong>
      </td>
      <td valign="top">
       <img alt="#########" class="appearancelibs" height="64" src="../../../../img-libs/shiftreg.png" width="64"/>
      </td>
     </tr>
    </tbody>
   </table>
   <h2>
    <!-- Behavior -->
    行为
   </h2>
   <p>
    <!-- This register consists of several stages, where each clock may lead to each stage receiving the value in the previous stage, while a new value is loaded into the first stage. The component optionally also supports parallel loads and stores to all stages' values. -->
    该寄存器由几个阶段组成，每个时钟可能导致每个阶段接收前一个阶段的值，同时将一个新值加载到第一阶段。 该组件还可以选择支持并行加载并存储所有阶段的值。
   </p>
   <h2>
    <!-- Pins -->
    引脚
   </h2>
   <p>
    <!-- * An asterisk marks pins that exist only when the Parallel Load attribute is enabled. -->
    * 星号标记仅当启用并行负载属性时才存在的引脚。
   </p>
   <dl>
    <dt>
     <!-- West edge, top pin labeled <var>R</var> (input, bit width 1) -->
     西边，顶部引脚标记为
     <var>
      R
     </var>
     （输入，位宽 1）
    </dt>
    <dd>
     <!-- Clear: When 1, all stages are reset to 0 (all zeroes) asynchronously; that is, as long as the <var>clear</var> input is 1, all values are pinned to 0, regardless of the clock input. -->
     清除：为1时，所有阶段异步重置为0（全部为零）； 也就是说，只要
     <var>
      clear
     </var>
     输入为 1，所有值都固定为 0，无论时钟输入如何。
    </dd>
    <dt>
     <!-- West edge, second pin labeled <var>M2 [load]</var> (input, bit width 1) -->
     西边，第二个引脚标记为
     <var>
      M2 [load]
     </var>
     （输入，位宽 1）
    </dt>
    <dd>
     <!-- Load: When 1 and <var>clear</var> is 0, all stages are loaded from data pins. When 0 or disconnected, no load occurs. -->
     加载：当 1 且
     <var>
      clear
     </var>
     为 0 时，所有阶段均从数据引脚加载。 当0或断开时，不产生负载。
    </dd>
    <dt>
     <!-- West edge, third pin labeled <var>M1 [shift]</var> (input, bit width 1) -->
     西边，第三个引脚标记为
     <var>
      M1 [shift]
     </var>
     （输入，位宽 1）
    </dt>
    <dd>
     <!-- Shift: When 1 or disconnected, all stages advance with the clock trigger; but if it is 0, no advance takes place. This input is ignored if <var>load</var> is 1. -->
     Shift：为1或断开时，所有阶段随时钟触发而前进； 但如果为 0，则不会发生任何提前。 如果
     <var>
      load
     </var>
     为 1，则忽略此输入。
    </dd>
    <dt>
     <!-- West edge, fourth pin labeled <var>1&#8594;C3</var> marked with triangle (input, bit width 1) -->
     西边，第四个引脚标记为
     <var>
      1→C3
     </var>
     并标有三角形（输入，位宽 1）
    </dt>
    <dd>
     <!-- Clock: At the instant that this is triggered as specified by the Trigger attribute, the component may advance the stages or load new values. -->
     时钟：在触发属性指定的触发时刻，组件可以推进阶段或加载新值。
    </dd>
    <dt>
     <!-- West edge, fifth pin labeled <var>1,3D</var> (input, bit width matches Data Bits attribute) -->
     西边，第五个引脚标记为
     <var>
      1,3D
     </var>
     （输入，位宽与数据位属性匹配）
    </dt>
    <dd>
     <!-- Data: When advancing the stages, the value found at this input is loaded into the first stage. -->
     数据：推进阶段时，在此输入处找到的值将加载到第一阶段。
    </dd>
    <dt>
     <!-- *West edge, other pins labeled <var>2,3D</var> (input, bit width matches Data Bits attribute) -->
     *西边缘，其他标记为
     <var>
      2,3D
     </var>
     的引脚（输入，位宽与数据位属性匹配）
    </dt>
    <dd>
     <!-- Data: These values are loaded into all stages when the clock is triggered while the <var>load</var> input is 1. The topmost input corresponds to the first (youngest) stage. -->
     数据：当时钟被触发且
     <var>
      load
     </var>
     输入为 1 时，这些值将加载到所有阶段。最上面的输入对应于第一个（最年轻的）阶段。
    </dd>
    <dt>
     <!-- East edge bottom pin (output, bit width matches Data Bits attribute) -->
     东边底部引脚（输出，位宽与数据位属性匹配）
    </dt>
    <dd>
     <!-- Output: Emits the value stored in the final (oldest) stage. -->
     输出：发出存储在最后（最旧）阶段的值。
    </dd>
    <dt>
     <!-- *East edge, other pins (output, bit width matches Data Bits attribute) -->
     *东边沿，其他引脚（输出，位宽与数据位属性匹配）
    </dt>
    <dd>
     <!-- Output: Emits the value stored in each stage, with the first (youngest) stage reflected on the topmost pin. -->
     输出：发出存储在每个阶段中的值，第一个（最年轻的）阶段反映在最上面的引脚上。
    </dd>
   </dl>
   <h2>
    <!-- Attributes -->
    属性
   </h2>
   <p>
    <!-- When the component is selected or being added, the digits '0' through '9' alter its <q>Number of Stages</q> attribute and Alt-0 through Alt-9 alter its <q>Data Bits</q> attribute. -->
    当选择或添加组件时，数字“0”到“9”会更改其
    <q>
     阶段数
    </q>
    属性，而Alt-0到Alt-9会更改其
    <q>
     数据位
    </q>
    属性。
   </p>
   <dl>
    <dt>
     <!-- Data Bits -->
     数据位
    </dt>
    <dd>
     <!-- The bit width of the value stored in each stage. -->
     每个阶段存储的值的位宽。
    </dd>
    <dt>
     <!-- Number of Stages -->
     级数
    </dt>
    <dd>
     <!-- The number of stages included in the component. -->
     组件中包含的阶段数。
    </dd>
    <dt>
     <!-- Parallel Load -->
     平行负载
    </dt>
    <dd>
     <!-- If <q>yes</q>, then the component includes inputs and outputs facilitating parallel access to all the stages' values. -->
     如果
     <q>
      是
     </q>
     ，则该组件包括输入和输出，以便于并行访问所有阶段的值。
    </dd>
    <dt>
     <!-- Trigger -->
     扳机
    </dt>
    <dd>
     <!-- Configures how the clock input is interpreted. The value <q>rising edge</q> indicates that the register should update its value at the instant when the clock rises from 0 to 1. The <q>falling edge</q> value indicates that it should update at the instant the clock falls from 1 to 0. -->
     配置如何解释时钟输入。
     <q>
      上升沿
     </q>
     值表示寄存器应在时钟从0上升到1的瞬间更新其值。
     <q>
      下降沿
     </q>
     值表示应在时钟从0上升到1的瞬间更新其值 时钟从 1 落到 0。
    </dd>
    <dt>
     <!-- Label -->
     标签
    </dt>
    <dd>
     <!-- The text within the label associated with the component. -->
     与组件关联的标签内的文本。
    </dd>
    <dt>
     <!-- Label Font -->
     标签字体
    </dt>
    <dd>
     <!-- The font with which to render the label. -->
     用于呈现标签的字体。
    </dd>
   </dl>
   <h2>
    <!-- Poke Tool Behavior -->
    Poke 工具行为
   </h2>
   <p>
    <!-- If the Parallel Load attribute is no, or if the Data Bits attribute is more than 4, then poking the register has no effect. Otherwise, clicking the component will bring keyboard focus to the clicked stage (indicated by a red rectangle), and typing a hexadecimal digit will change the value stored in that stage. -->
    如果Parallel Load属性为no，或者Data Bits属性大于4，则戳寄存器没有效果。 否则，单击该组件会将键盘焦点带到单击的阶段（由红色矩形表示），并且键入十六进制数字将更改存储在该阶段中的值。
   </p>
   <h2>
    <!-- Text Tool Behavior -->
    文本工具行为
   </h2>
   <p>
    <!-- Allows the label associated with the component to be edited. -->
    允许编辑与组件关联的标签。
   </p>
   <p>
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     电路元件库参考手册
    </a>
   </p>
  </div>
 </body>
</html>
